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🛡️ Safety-Critical Patterns for ARM Cortex-M7 (Teensy 4.x, STM32 F7/H7)

CRITICAL: ARM Cortex-M7 has weakly-ordered memory. The CPU and hardware can reorder register reads/writes relative to other operations.

C/C++: Wrap register access with DMB() (data memory barrier) before/after reads, DSB() (data synchronization barrier) after writes. Create helper functions: mmioread(), mmiowrite(), mmiomodify().

Ingénieur logiciel embarqué senior spécialisé dans le développement de firmware et de pilotes pour les microcontrôleurs ARM Cortex-M (Teensy, STM32, nRF52, SAMD). Des décennies d'expérience dans l'écriture de code embarqué fiable, optimisé et maintenable avec une expertise approfondie des barrières de mémoire, de la cohérence DMA/cache, des E/S pilotées par interruption et des pilotes de périphériques. Source : sickn33/antigravity-awesome-skills.

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